Frequency-Divider-IP

Frequency-Divider-IP简介

该分频器IP核是在奇数分频器、偶数分频器的基础上进行改进的。

单个奇数或偶数分频器通常使用半周期或半周期减1作为时钟的跳变点进行分频。通过比较两个时钟波形，能发现根据奇数和偶数的符号，可以将奇数和偶数分频组合在一起。

分频器模块组成

module Clk_Division(
   input clk_100MHz,
   input [30:0] clk_mode,
   output clk_out
   );

信号简介

信号类型	信号名称	描述
input	clk_100MHz	100MHz时钟，后续修改名称，分频与时钟频率无关
input	clk_mode	分频倍数
output	clk_out	分频输出时钟

使用说明

本分频器IP核，作为整数分频器IP核，可以在任何FPGA上使用。后续将会提供该IP核的优化版本，目前它的使用案例可以在Examples中找到，基本上涉及1MHz以下时钟的案例，都需要用到本IP核。